6G への準備: サブ向けの高速かつコンパクトなトランシーバー

2023 年 6 月 9 日

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東京工業大学

東工大の科学者らの報告によると、100 GHzを超える周波数と112 Gb/sのデータレートで送受信の両方が可能な新しいトランシーバー設計は、6G技術への道を開く可能性がある。 受信機に漏れる送信信号によって引き起こされる自己干渉を効果的に抑制することにより、提案されたアーキテクチャは、驚くほどコンパクトなサイズを維持しながら、前例のないデータレートを達成します。

電気通信分野の科学者やエンジニアは、すでに第 6 世代 (6G) ネットワークに使用されるテクノロジーの開発に取り組んでいます。 理想的には、6G は 100 ギガビット/秒 (Gb/s) を超えるデータ レートを実現し、自動運転車や仮想現実などのアプリケーションに対して極めて低い遅延をサポートする必要があります。 送受信に関するこれらの膨大な要件を満たす 1 つの方法は、88 ～ 136 GHz のサブ THz 周波数で動作する全二重 (FD) アーキテクチャを採用することです。

FD アーキテクチャの主な利点は、単一のシステムで信号の送信と受信の両方が可能になり、スループットが効果的に 2 倍になることです。 このアーキテクチャを実装する 1 つの方法は、送信モジュールと受信モジュールが単一のアンテナを共有するようにすることです。 これにより、回路のサイズが縮小され、両方の部品が利用可能な周波数スペクトルを最大限に活用できるようになります。

ただし、単一アンテナの FD アーキテクチャは、送信信号が受信側に漏れる現象である自己干渉 (SI) の影響を大きく受けます。 このようなシステムには、逆極性の等しい信号を注入することによって生成された SI をキャンセルしようとする SI キャンセル用の回路が含まれている必要があります。 サブ THz 帯域では、効果的な SI キャンセレーションを実装することは、低周波数よりもはるかに困難であり、これがシングル アンテナ FD 設計のハードルとなっています。

このような状況を背景に、日本の東京工業大学 (東工大) の研究者チームは最近、SI によってもたらされる障害に対処する新しい FD 通信システムを開発しました。 岡田健一教授の研究チームは、6月11～16日に京都で開催される2023年VLSI技術と回路シンポジウムで設計を発表した。

彼らのシステムの主な特徴の 1 つは、二重偏波パッチ アンテナの実装です。 これは、送信と受信のための正と負の給電ポートの組み合わせである差動信号によって駆動されます。 これらのポートの回路パスを高度に対称にすることで、差動レシーバーのポートに漏れる送信信号の不整合が最小限に抑えられ、SI を低く保つことができます。 「私たちの設計は、非対称アンテナ構造と非対称差動信号ポートを備えたデバイスによく見られる大きな伝送漏れを回避します」と岡田教授は説明します。

提案された設計のもう 1 つの重要な側面は、SI キャンセル (SIC) 回路です。 生成された SI を効果的にキャンセルするには、漏れた信号の位相と逆になるようにキャンセル信号の位相を注意深く変更する必要があります。 これは通常、バラクタと呼ばれる可変コンデンサを使用して行われます。 ただし、THz 未満の範囲では、従来のバラクタの位相範囲は限られており、分解能が劣っています。 この問題に取り組むために、研究者らは、サブ THz 帯域全体および 360° 範囲全体にわたって優れた線形分解能を達成する新しいバラクタ構造を開発しました。

チームは一連の実験を通じて設計をテストし、非常に有望な結果が得られました。 「無線測定では、提案した FD トランシーバは 6 Gb/s を達成しました。SI キャンセラをオンにすると、SI 抑制が 20 デシベル改善されました」と岡田教授は言います。

このデバイスは、100 GHz 以上で動作する世界初の FD フェーズド アレイ トランシーバーであり、HD モードで 112 Gb/s のデータ レートも達成しました。 これは、サブ THz フェーズド アレイ トランシーバーの中で現時点で最速のシステムです。 提案されたアーキテクチャは、コンパクトなサイズと幅広い動作周波数を備えており、6G の通信技術に向けた大きな一歩となります。

詳しくは：自己干渉除去および LO フィードスルー抑制を備えたサブ THz 全二重フェーズドアレイ トランシーバー、VLSI テクノロジーおよび回路に関する 2023 年シンポジウム、www.vlsisymposium.org/index.html